写在前面：
- 本系列笔记主要以《计算机组成原理（唐朔飞）》为参考，大部分内容出于此书，笔者的工作主要是挑其重点展示，另外配合下方视频链接的教程展开思路，在笔记中一些比较难懂的地方加以自己的一点点理解（重点基本都会有标注，没有任何标注的难懂文字应该是笔者因为强迫症而加进来的，可选择性地忽略）。
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视频链接：计算机组成原理（哈工大刘宏伟）135讲（全）高清_哔哩哔哩_bilibili
一、ALU电路
下左一图所示的是ALU框图，图中和
为输入变量，
为控制信号（不同取值可决定该电路做哪一种算术运算或哪一种逻辑运算），
是输出函数。
现在ALU电路已制成集成电路芯片，下右图所示的是74181，它是能完成4位二进制代码的算逻运算部件。
74181有正逻辑和负逻辑两种工作方式，下表列出了其算术/逻辑功能。
二、快速进位链
1、并行加法器
（1）并行加法器由若干个全加器组成，n+1个全加器级联就组成了一个n+1位的并行加法器。
（2）进位由两部分组成：
①本地进位，记作
，与低位无关。
②传递进位，与低位有关，可称
为传递条件，记作
。
（3）由于每位全加器的进位输出是高一位全加器的进位输入，因此当全加器有进位时，这种一级一级传递进位的过程将会大大影响运算速度。
2、串行进位链
（1）串行进位链是指并行加法器中的进位信号采用串行传递，以4位并行加法器为例，每一位的进位表达式和逻辑电路图如下所示。
（2）若设与非门的级延迟时间为，那么对于上图的举例而言，
、
形成后，共需
便可产生最高位的进位。实际上每增加一位全加器，进位时间就会增加
，由此可得n位全加器的最长进位时间为
。
3、并行进位链
（1）单重分组跳跃进位：
①单重分组跳跃进位就是将n位全加器分成若干小组，小组内的进位同时产生，小组与小组之间采用串行进位，这种进位又有组内并行、组间串行之称。
②以4位并行加法器为例，每一位的进位表达式和逻辑电路图如下所示。
③设与或非门的级延迟时间为，与非门的级延迟时间为
，那么
、
形成后，仅需
就可产生全部进位。
④如果将16位的全加器按4位一组分组，便可得单重分组跳跃进位链框图。由于组间的进位是串行传递的，这也就说明进位时间仍然有不小的上升空间。
（2）双重分组跳跃进位：
①双重分组跳跃进位就是将n位全加器分成若干大组，每个大组中又包含若干小组，而每个大组内所包含的各个小组的最高位进位是同时产生的，大组与大组间采用串行进位。因各小组最高位进位是同时形成的，小组内的其它进位也是同时形成的（小组内的其它进位与小组的最高位进位并不是同时产生的），故又有组（小组）内并行、组（小组）间并行之称。
②以32位并行加法器双重分组跳跃进位链为例，其逻辑电路图如下所示。
③设与或非门的级延迟时间为，与非门的级延迟时间为
，那么
、
形成后，仅需
就可产生全部进位。
