Xilinx FPGA DDR4 接口配置基础（PG150）

1. 简介

本文为硬件平台创建PL IP模块，创建PL内核，子系统功能仿真，并评估Vivado®的时序、资源和功耗收敛。

本文设计过程的主题包括：

Clocking
Resets
Protocol Description
Customizing and Generating the Core
Example Design

DDR4 SDRAM 控制器主要特点

支持8到80位接口宽度的组件（支持RDIMM、LRDIMM、UDIMM和SODIMM）
- 最大组件限制为9，此限制仅适用于组件，不适用于DIMM
密度支持
- 最高支持 32 GB的组件密度，64 GB的LRDIMM，128 GB的RDIMM，16 GB的SODIMM和16 GB的UDIMM。
- 其他内存设备支持的密度可通过自定义部件选择获得
AXI4从属接口
- 注意：基于x4的组件接口不支持AXI4，而基于x4的RDIMM和LRDIMM支持AXI4。
支持x4、x8和x16组件
DDR4 RDIMM、SODIMM、LRDIMM和UDIMM的双槽支持
8字节突发支持
支持9到24个列地址脉冲（CAS）延迟（CL）
ODT支持
3DS RDIMM和LRDIMM支持
3DS组件支持
支持9到18个CAS写延迟周期
Verilog源代码交付
4:1内存到FPGA逻辑接口时钟比率
开放、封闭和基于事务的预充电控制器策略
通过Vivado硬件管理器提供接口校准和训练信息
非AXI4 72位接口的可选纠错码（ECC）支持
不支持写操作的CRC
不支持地址/命令总线的2T定时

DDR Bus Efficiency

指的是数据总线在传输数据时的效率。它衡量的是在给定时间内，数据总线实际传输的数据量与其理论最大传输能力的比率。高效的DDR总线意味着在最少的总线转换操作下，能够保持最高的数据传输效率。

内存控制器

内存控制器（MC）旨在从用户界面（UI）块接收读取、写入和读取-修改-写入事务，并以低延迟高效地将它们发送到内存，满足所有DRAM协议和时序要求，同时使用最少的FPGA资源。该控制器使用DRAM到系统时钟比率为4:1运行，每个系统时钟周期可以发出一个激活（Activate）、一个列地址选择（CAS）和一个预充电（Precharge）命令。
该控制器支持开放页策略，并且可以在具有高空间局部性的工作负载中实现非常高的效率。该控制器还支持封闭页策略，并具有重新排序事务以有效调度具有更随机地址模式的工作负载的能力。该控制器还允许通过UI控制信号对低级功能进行一定程度的控制，例如按事务基础上的自动预充电（AutoPrecharge），以及可以用于确定何时发出DRAM刷新命令的信号。

内存初始化和校准序列

在系统复位取消后，PHY首先执行一些必要的内部校准步骤。

PHY运行内置自检（BISC）。BISC用于在校准完成后计算用于电压和温度跟踪的内部偏移。
在完成BISC后，校准逻辑执行内存所需的上电初始化序列。
随后进行写入和读取数据路径的多个阶段的时序校准。
校准完成后，PHY计算内部偏移，用于电压和温度跟踪。
PHY指示校准已完成，控制器开始向内存发出命令。

2. 配置界面

重要提示：

应该使用DBI，通过将所有DQ总线上的“0”重复单个突发长度= 8（BL8）读取访问，并在每个BL8读取突发之间插入空闲（NOP/DESELECT），如图1-2所示。启用DBI功能有效地减轻过多的电源噪音。如果DBI不可用，则在数据到达内存控制器之前，在应用中对数据进行编码以消除所有“0”突发，也是减轻电源噪音的同样有效方法。对于缺少DM/DBI引脚的基于x4的RDIMM/LRDIMM接口，通过用于这些拓扑结构的ODT设置来减轻电源噪音。对于比16位更宽的基于x4的组件接口，建议使用数据编码方法。